技术干货 | 芯片ESD防护必修课（一）CDM测试

在电子产品的设计与生产过程中，静电放电（ESD）是一个不可忽视的问题。其中，带电器件模型静电放电（CDM-ESD）是一种常见的ESD现象，它主要发生在芯片因静电累积而与接地电位接触时。

CDM-ESD原理
CDM-ESD是指芯片因为摩擦生电或其他因素导致其自身内部积累了大量电荷。在这个过程中，芯片并未立即受损。然而，当这个带有静电的芯片在处理过程中，其引脚与接地电位（如金属机壳、工具等）接触时，芯片内部的静电会迅速从引脚流出，形成静电脉冲，即CDM放电。

（CDM）静电放电的示意图

CDM放电特点

1. 自发性
CDM放电是器件在外界因素干扰下内部积累电荷后自发产生的。芯片的结构和电容决定了存储的电荷量和放电持续时间，因此CDM波形具有芯片自身的独特性。

2. 由内到外
CDM是器件内部电荷向外部放电的过程。

3. 外部电场作用
外部电场是CDM放电的主要诱因之一。芯片在外部电场作用下，内部电荷重新分布，形成自发极化电场。当芯片与接地金属接触时，形成自发的CDM放电。

CDM测试方法
等效电路原理
CDM测试设备通常由一个连接到高压电源的充电板（Field Plate）和一个接地的Pogo pin组成，Pogo pin可以在待测IC（DUT）的pin之间移动。通过这种方式，可以模拟实际的CDM放电情况。

实际测试各模块图

等效电路模型
CDM测试仪的电气模型包括三个主要电容：CDUT（DUT和场板之间的电容）、CDG（DUT和接地层之间的电容）、CFG（场板和接地层之间的电容）。这些电容共同决定了CDM放电的特性和波形。

等效电路图

测试波形及参数
CDM的脉冲持续时间很短，但电流峰值很大。不同芯片的结构和电容差异会导致相同条件下CDM波形的显著差异。

波形图

适用范围及标准
适用范围
CDM测试适用于封装的半导体器件、薄膜电路、表面声器件、光电器件、集成电路器件和半导体分立器件等。

测试标准
目前，针对CDM测试的主要标准包括ANSI/ESDA/JEDEC JS-002-2022、AEC-Q101-005-REV-A-2019和AEC-Q100-011 Rev-D:2019。这些标准详细规定都是针对封装后的芯片。

CDM防护等级分类
CDM防护等级通常以125V、250V、500V、750V和1000V进行划定，不同标准对防护等级的分类有所不同。

Table1-应力水平等级

Table2分立半导体CDM-ESD分类等级

车规级AEC-Q100中的Corner Pin问题
车规级AEC-Q100标准特别提到了Corner Pin问题，即位于封装角落处的引脚，这些引脚在DIP、SOIC、QFP、PLCC等封装方式中较为常见。

QFN封装引脚示例

带角引脚（左）和不带角引脚（右）的BGA封装引脚示例

判定标准
实验室通常以IV曲线的偏移作为判定测试是否通过（pass）或失败（fail）的标准。SGS选择以±15%的偏移量作为参考范围，并在CDM测试前后对引脚的功能进行确认。因此，在进行CDM测试前，建议客户首先量测引脚的功能以确保其处于正常状态，并在测试后再次进行确认。

SGS CDM测试设备

CDM-ESD是电子产品面临的重要可靠性问题，SGS致力于为客户提供全方位的可靠性测试服务，帮助您提升产品性能，确保产品安全可靠。